该文章是关于频率合成器的设计和分析的，重点讨论了相位噪声和频率噪声的测量和分析方法。

　　文章介绍了PLL频率合成器的一般设计过程，包括选择电路配置、选择元件和开环传递函数的建立。

　　接下来的步骤包括模拟器和实际电路的搭建与测试，并对模型和实际性能进行比较和调整。

　　本篇文章是关于相位锁定环(PLL)频率合成器的设计和分析，重点讨论了相位噪声和频率噪声的测量、建模和仿真方法。文章以设计一个假想的PLL频率合成器为例，详细介绍了设计过程和步骤。从规格选择、电路配置到元件选择和相噪模型的建立，文章提供了一套完整的设计流程。通过建模和仿真，可以评估设计的性能并进行优化。最后，文章还介绍了如何根据模型和实测数据进行参数调整，以实现设计的要求和性能。

　　如第 一 部分所述，锁相环 (PLL) 在当今的高科技世界中无处不在。几乎所有商业和军用产品都在其运行中使用它们，并且相位（或 PM）噪声是一个主要问题。频率（或 FM）噪声密切相关（瞬时频率是相位的时间导数），通常被认为是在相位噪声的范畴内（也许两者都可能被视为“角度噪声”）。幅度（或 AM）噪声是另一个考虑因素。

　　虽然两者都会影响 PLL 性能，但幅度噪声通常是自限性的，不会产生任何后果。因此，PLL 输出和RF组件的相位噪声是主要问题。当然，输出相位噪声是最终关注的问题，并且很大程度上取决于每个组件的相位噪声。造成组件相位噪声的因素有很多，例如电源、EMI 和半导体异常等，了解这些因素使我们能够实施组件相位噪声的缓解策略，并最终实现输出相位噪声的缓解策略。

　　第 1 部分讨论了相位噪声的简要理论和典型测量及其分析（建模、仿真和传播），并展示了大多数计算机辅助设计 (CAD) 应用程序使用的方法。第 2 部分深入研究用于分析的假设 PLL 频率合成器的设计。

　　为了演示第 1 部分中回顾的概念和方法，我们设计了一个假设的单环 8 至 12 GHz/50 MHz 步长（通道间隔）整数合成器，具有 25 MHz 参考（50 MHz 是可实现的最小步长，因为，展望未来，我们将使用固定模数除以 2 预分频器）。它将通过在 10 GHz 中频输出处实现最低相位噪声来设计，以实现整个频段内最低的平均输出相位噪声。我们遵循标准的设计程序：

　　对于此示例，唯一的规范是如上所述的相位噪声（对于此示例明确的不切实际的过度简化）。

　　离散（而不是I2C或混合）配置、类型 2、二阶和一阶有源PI环路滤波器（因其简单和流行而选择）。

　　相位检测器：著名电子制造商的相位/频率检测器 (PFD)，带有增益控制电路，可补偿整个 VCO 频段的Kv变化（保持 K

　　Kv= 恒定），从而产生有效的：

　　环路滤波器/误差放大器：著名电子制造商的运算放大器（具有足够的增益、精度、噪声、带宽、稳定性、电源要求和输出电压/电流驱动能力）。

　　我们使用相位噪声分析程序（第 1 部分）的步骤 1 至 6 来开发 RF 组件相位噪声模型并在图 7中对其进行仿真。我们展示了参考的完整开发过程，包括适合其数据表相位噪声图（图 5 和 6）的通用相位噪声模型（图 3，第 1 部分）以及其计算和生成的特定相位噪声模型。

　　对于其他组件，为了简洁起见，我们仅显示它们的计算和由此产生的特定相位噪声模型（此外，为了简单起见，没有对环路滤波器/误差放大器进行建模，因为它不是射频组件，并且其分析比射频组件1):

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　　相位噪声模型点LdBj(fk)，来自将通用相位噪声模型拟合到数据表图（未显示）：

　　相位噪声模型点LdBj(fk)，来自将通用相位噪声模型拟合到数据表图（未显示）：

　　相位噪声模型点LdBj(fk)，来自将通用相位噪声模型拟合到数据表图（未显示）：

　　相位噪声模型点LdBj(fk)，来自将通用相位噪声模型拟合到 11.3 GHz 数据表图（未显示）：

　　相位噪声模型系数 hj，来自上述 11.3 GHz 处的相位噪声模型点：

　　相位噪声模型点LdBj(fk)，来自将通用相位噪声模型拟合到数据表图（未显示）：

　　如前所述，未建模，因为它不是具有固有相位噪声的射频组件。对其有效相位噪声进行建模以及计算影响输出相位噪声的传播动态，比射频组件更为复杂。1

　　5.通过在 10 GHz 中带输出处实现最低相位噪声，根据整个频段的最低平均输出相位噪声的唯一规范来确定环路带宽fg 。

　　环路最佳带宽 fg由 10 GHz 中带输出处的 VCO 和基座（参见下面的定义）相位噪声曲线 GHz 时的 VCO 相位噪声模型，LdBvi(f)，曲线 节 E 部分所示。

　　10 GHz 处的基准相位噪声模型、LdBpl(f) 和曲线，其中基准定义为所有 RF 组件（VCO 除外）相位噪声模型 Lsi(f) 乘以输出的总和传递函数（稍后讨论）直流增益平方，N2：

　　然后通过数学或图形方式确定环路带宽，结果为 fg= 121.6 kHz。

　　我们根据经验法则 fn= fg / 1.55 确定 fn，其中 ze = 0.707（参考文献 2），并根据其他规格确定 ze（未给出其他规格，因此保留 ze = 0.707 作为默认值）。这些被发现是：

　　8. 确定电路常数 R1、R2和C1（粗体）作为标准参数fn和δ对于 10 GHz 中频输出 (N= 400) 并计算任何其他感兴趣的量；将理论值修改为最接近的 EIA 5% 标准值。

　　注意，R1、R2和C1不是唯一确定的，因此必须绝对选择其中之一，通常是C1。对于这种情况，选择C1，然后计算R1和R2（均适用于谐振频率fn= 78.5 kHz 和阻尼系数z= 0.707），其中选择C1是为了保持R1和R2相对较低。因此，

　　噪声相对于误差放大器（运算放大器）噪声来说是微不足道的，并且在实际限制内：12,13C1= 0.015 µF（已经是标准值的 5%）

　　使用这些标准值，通过将通用PLL 框图和相位噪声传播模型（图 4，第 1 部分）应用于我们的具体案例，形成特定 PLL 框图和相位噪声传播模型，完成设计并配置系统示例 PLL 的 10 GHz 中频输出（图 8）。14

　　根据需要调整模型理论（标准值）电路常数和开环增益，以使仿真和计算的环路动态之间最接近，以及由于计算和仿真性能之间的差异而导致的输出相位噪声。

　　使用调整后的电路常数构建并测试 EDM 单元。由于模拟和 EDM 性能之间存在差异，请根据需要进一步调整 EDM 电路常数，以获得适当的性能。

　　因此，使用步骤 8 中确定的理论（标准值）电路常数完成了设计。然后将根据步骤 9、10 和 11 细化这些值，但由于我们不是为我们的示例构建 EDM，理论值完成了设计。